AMD patenteia empilhamento 3D para cache L2, seguindo linha dos X3D

Resumo rápido!

Uma patente depositada pela AMD descreve tecnologia de empilhamento 3D aplicada ao cache L2, expandindo conceito já usado com sucesso nos processadores Ryzen X3D. A técnica batizada de “Balanced Latency Stacked Cache” ainda está em estágio experimental, sem cronograma ou confirmação de uso comercial

Documentos de patente revelaram que a AMD está testando formas de aplicar empilhamento tridimensional não apenas ao cache L3 — como já faz nas versões X3D da linha Ryzen —, mas também ao cache de segundo nível. A patente “Balanced Latency Stacked Cache” detalha um sistema onde pelo menos dois dies de cache são sobrepostos, permitindo expansão vertical sem aumentar a área do chip principal.

Por que mexer no L2 agora

A aposta da AMD em cache L3 empilhado (3D V-Cache) provou ser eficaz: processadores como o Ryzen 9 9950X carregam 64 MB de L3, enquanto o L2 fica limitado a 16 MB. Essa assimetria revela que o segundo nível ainda é tratado de forma conservadora, com densidade menor e menos espaço para crescimento em arquiteturas planares tradicionais.​

Historicamente, aumentar o tamanho do cache tem sido caminho comprovado para melhorar desempenho em cargas que lidam com grandes volumes de dados — especialmente computação técnica e científica. O problema é que designs 2D esbarram em limites físicos: mais cache significa mais área de silício, mais calor e latências maiores se mal dimensionado

O que a patente propõe

De acordo com os diagramas incluídos no registro, um módulo de exemplo da AMD distribui 512 KB em quatro áreas, totalizando 2 MB de L2. A patente indica que essa configuração pode ser expandida, com ilustrações mostrando arranjos de até 4 MB — volume ainda modesto se comparado ao L3, mas significativo para um nível de cache tradicionalmente menor

Componente Ryzen 9 9950X (atual) Exemplo da patente

Cache L2 total 16 MB 2–4 MB (por módulo)

Cache L3 total 64 MB Não alterado

Tecnologia Planar (2D) Empilhamento 3D (proposto)

Método de expansão Limitado pela área do die Múltiplos dies verticais

O termo “Balanced Latency” no nome da patente sugere que a AMD está atenta ao risco de aumentar a latência de acesso ao empilhar camadas extras de memória. Manter o equilíbrio entre volume e velocidade é crítico: cache lento pode anular ganhos de capacidade

Ceticismo necessário: ainda é só papel

Vale lembrar que patentes não garantem produtos. Empresas depositam centenas de registros por ano, muitos dos quais nunca saem do papel ou são adaptados de forma irreconhecível na implementação final. Não há cronograma, confirmação de testes em silício real ou dados de desempenho divulgados pela AMD.

Especialistas do setor especulam que, caso a técnica seja viabilizada, poderia beneficiar aplicações que dependem fortemente de acesso rápido a dados intermediários — como renderização, simulações físicas e certas cargas de inteligência artificial. Porém, esses ganhos são hipotéticos até que benchmarks reais surjam.

L2 ainda é território pouco explorado

Para contextualizar, a geração EPYC 9004 (Genoa) dobrou o cache L2 por núcleo em relação a gerações anteriores, passando de 512 KB para 1 MB, o que resultou em redução de até 12–14 pontos percentuais nas taxas de miss de L2 em workloads específicos. Esse movimento mostra que há margem para explorar o segundo nível, mas a AMD até agora preferiu investir pesadamente no L3 como diferencial competitivo

Fonte: Hardware.com.br